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Allegro布局布線技巧

time : 2021-02-01 15:14       作者:凡億pcb

CadenceAllegro現在幾乎成為高速板設計中實際上的工業標準,最新版本是2011年5月發布的Allegro16.5。和它前端產品Capture的結合,可完成高速、高密度、多層的復雜PCB設計布線工作。Allegro有著操作方便、接口友好、功能強大(比如仿真方面,信號完整性仿真、電源完整性仿真都能做。)、整合性好等諸多優點,在做pcb高速板方面牢牢占據著霸主地位,這個世界上60%的電腦主板40%的手機主板可都是拿Allegro畫的,廣泛地用于通信領域和PC行業,它被譽為是高端PCB工具中的流行者。
1、高頻信號布線時要注意哪些問題?
 
 
答:1.信號線的阻抗匹配;2.與其他信號線的空間隔離;3.對于數字高頻信號,差分線效果會更好。
 
2、在布板時,如果線密,孔就可能要多,當然就會影響板子的電氣性能,請問怎樣提高板子的電氣性能?
 
答:對于低頻信號,過孔不要緊,高頻信號盡量減少過孔。如果線多可以考慮多層板。
 
3、是不是板子上加的去耦電容越多越好?
 
答:去耦電容需要在合適的位置加合適的值。例如,在你的模擬器件的供電端口就進加,并且需要用不同的電容值去濾除不同頻率的雜散信號。
 
4、一個好的板子它的標準是什么?
 
答:布局合理、功率線功率冗余度足夠、高頻阻抗阻抗、低頻走線簡潔。
 
5、通孔和盲孔對信號的差異影響有多大?應用的原則是什么?
 
答:采用盲孔或埋孔是提高多層板密度、減少層數和板面尺寸的有效方法,并大大減少了鍍覆通孔的數量。但相比較而言,通孔在工藝上好實現,成本較低,所以一般設計中都使用通孔。
 
6、在涉及模擬數字混合系統的時候,有人建議電層分割,地平面采取整片敷銅,也有人建議電地層都分割,不同的地在電源源端點接,但是這樣對信號的回流路徑就遠了,具體應用時應如何選擇合適的方法?
 
答:如果你有高頻>20MHz信號線,并且長度和數量都比較多,那么需要至少兩層給這個模擬高頻信號。一層信號線,一層大面積地,并且信號線層需要打足夠的過孔到地。這樣的目的是:
 
1、對于模擬信號,這提供了一個完整的傳輸介質和阻抗匹配;
 
2、地平面把模擬信號和其他數字信號進行隔離;
 
3、地回路足夠小,因為你打了很多過孔,地有是一個大平面。
 
7、在電路板中,信號輸入插件在PCB最左邊沿,MCU在靠右邊,那么在布局時是把穩壓電源芯片放置在源靠近接插件(電源IC輸出5V經過一段比較長的路徑才到達MCU),源還是把電源IC放置到中間偏右(電源IC的輸出5V的線到達MCU就比較短,但輸入電源段線就經過比較長一段PCB板)?或是有更好的布局?
 
答:首先你的所謂信號輸入插件是否是模擬器件?如果是是模擬器件,建議你的電源布局應盡量不影響到模擬部分的信號完整性.因此有幾點需要考慮:
 
(1)首先你的穩壓電源芯片是否是比較干凈,紋波小的電源.對模擬部分的供電,對電源的要求比較高;
 
(2)模擬部分和你的MCU是否是一個電源,在高精度電路的設計中,建議把模擬部分和數字部分的電源分開;
 
(3)對數字部分的供電需要考慮到盡量減小對模擬電路部分的影響。
 
8、在高速信號鏈的應用中,對于多ASIC都存在模擬地和數字地,究竟是采用地分割,還是不分割地?既有準則是什么?哪種效果更好?
 
答:迄今為止沒有定論。一般情況下你可以查閱芯片的手冊。ADI所有混合芯片的手冊中都是推薦你一種接地的方案,有些是推薦公地、有些是建議隔離地。這取決于芯片設計。
 
9、何時要考慮線的等長?如果要考慮使用等長線的話,兩根信號線之間的長度之差最大不能超過多少?如何計算?
 
答:差分線計算思路:如果你傳一個正弦信號,你的長度差等于它傳輸波長的一半是,相位差就是180度,這時兩個信號就完全抵消了。所以這時的長度差是最大值。以此類推,信號線差值一定要小于這個值。
 
10、高速中的蛇形走線,適合在那種情況?有什么缺點沒,比如對于差分走線,又要求兩組信號是正交的。
 
答:蛇形走線,因為應用場合不同而具不同的作用:
 
(1)如果蛇形走線在計算機板中出現,其主要起到一個濾波電感和阻抗匹配的作用,提高電路的抗干擾能力。計算機主機板中的蛇形走線,主要用在一些時鐘信號中,如PCI-Clk,AGPCIK,IDE,DIMM等信號線。
 
(2)若在一般普通PCB板中,除了具有濾波電感的作用外,還可作為收音機天線的電感線圈等等。如2.4G的對講機中就用作電感。
 
(3)對一些信號布線長度要求必須嚴格等長,高速數字PCB板的等線長是為了使各信號的延遲差保持在一個范圍內,保證系統在同一周期內讀取的數據的有效性(延遲差超過一個時鐘周期時會錯讀下一周期的數據)。如INTELHUB架構中的HUBLink,一共13根,使用233MHz的頻率,要求必須嚴格等長,以消除時滯造成的隱患,繞線是惟一的解決辦法。
 
一般要求延遲差不超過1/4時鐘周期,單位長度的線延遲差也是固定的,延遲跟線寬、線長、銅厚、板層結構有關,但線過長會增大分布電容和分布電感,使信號質量有所下降。所以時鐘IC引腳一般都接端接,但蛇形走線并非起電感的作用。相反地,電感會使信號中的上升沿中的高次諧波相移,造成信號質量惡化,所以要求蛇形線間距最少是線寬的兩倍。信號的上升時間越小,就越易受分布電容和分布電感的影響。
 
(4)蛇形走線在某些特殊的電路中起到一個分布參數的LC濾波器的作用。
 
11、在設計PCB時,如何考慮電磁兼容性EMC/EMI,具體需要考慮哪些方面?采取哪些措施?
 
答:EMI/EMC設計必須一開始布局時就要考慮到器件的位置,PCB疊層的安排,重要聯機的走法,器件的選擇等。
 
例如時鐘產生器的位置盡量不要靠近對外的連接器,高速信號盡量走內層并注意特性阻抗匹配與參考層的連續以減少反射,器件所推的信號之斜率(slewrate)盡量小以減低高頻成分,選擇去耦合(decoupling/bypass)電容時注意其頻率響應是否符合需求以降低電源層噪聲。
 
另外,注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loopimpedance盡量小)以減少輻射。還可以用分割地層的方式以控制高頻噪聲的范圍。
 
最后,適當的選擇PCB與外殼的接地點(chassisground)。
 
12、請問射頻寬帶電路PCB的傳輸線設計有何需要注意的地方?傳輸線的地孔如何設置比較合適,阻抗匹配是需要自己設計還是要和PCB加工廠家合作?
 
答:這個問題要考慮很多因素。比如PCB材料的各種參數,根據這些參數最后建立的傳輸線模型,器件的參數等。阻抗匹配一般要根據廠家提供的資料來設計。
 
13、在模擬電路和數字電路并存的時候,如一半是FPGA或單片機數字電路部分,另一半是DAC和相關放大器的模擬電路部分。各種電壓值的電源較多,遇到數模雙方電路都要用到的電壓值的電源,是否可以用共同的電源,在布線和磁珠布置上有什么技巧?
 
答:一般不建議這樣使用,這樣使用會比較復雜,也很難調試。
 
14、在進行高速多層PCB設計時,關于電阻電容等器件的封裝的選擇的,主要依據是什么?常用那些封裝,能否舉幾個例子。
 
答:0402是手機常用;0603是一般高速信號的模塊常用;依據是封裝越小寄生參數越小,當然不同廠家的相同封裝在高頻性能上有很大差異。建議你在關鍵的位置使用高頻專用元件。
 
15、一般在設計中雙面板是先走信號線還是先走地線?
 
答:這個要綜合考慮.在首先考慮布局的情況下,考慮走線。
 
16、在進行高速多層PCB設計時,最應該注意的問題是什么?能否做詳細說明問題的解決方案。
 
答:最應該注意的是你設計,就是信號線、電源線、地、控制線這些你是如何劃分在每個層的。一般的原則是模擬信號和模擬信號地至少要保證單獨的一層。電源也建議用單獨一層。
 
17、請問具體何時用2層板,4層板,6層板在技術上有沒有嚴格的限制(除去體積原因)?是以CPU的頻率為準還是其和外部器件數據交互的頻率為準?
 
答:采用多層板首先可以提供完整的地平面,另外可以提供更多的信號層,方便走線。對于CPU要去控制外部存儲器件的應用,應以交互的頻率為考慮,如果頻率較高,完整的地平面是一定要保證的,此外信號線最好要保持等長
 
18、PCB布線對模擬信號傳輸的影響如何分析,如何區分信號傳輸過程中引入的噪聲是布線導致還是運放器件導致?
 
答:這個很難區分,只能通過PCB布線來盡量減低布線引入額外噪聲。
 
19、對高速多層PCB來說,電源線、地線和信號線的線寬設置為多少是合適的,常用設置是怎樣的,能舉例說明嗎?例如工作頻率在300Mhz的時候該怎么設置?
 
答:300MHz的信號一定要做阻抗仿真計算出線寬和線和地的距離;電源線需要根據電流的大小決定線寬地在混合信號PCB時候一般就不用“線”了,而是用整個平面,這樣才能保證回路電阻最小,并且信號線下面有一個完整的平面。
 
20、請問怎樣的布局才能達到最好的散熱效果?
 
答:PCB中熱量的來源主要有三個方面:
 
(1)電子元器件的發熱;
 
(2)PCB本身的發熱;
 
(3)其它部分傳來的熱。在這三個熱源中,元器件的發熱量最大,是主要熱源,其次是PCB板產生的熱,外部傳入的熱量取決于系統的總體熱設計,暫時不做考慮。那么熱設計的目的是采取適當的措施和方法降低元器件的溫度和PCB板的溫度,使系統在合適的溫度下正常工作。主要是通過減小發熱,和加快散熱來實現。